기본이론 - 정보전송(6)- FlipFlop, Counter, Adder, Mux

아래 내용중 중요한 개념과 단어 설명은 TTA 한국정보통신기술협회 및 용어 설명 사이트를 참고하였습니다.

wiki와 copilot의 도움도 받았습니다.

https://terms.tta.or.kr/main.do

http://www.ktword.co.kr/index.php

 

   <목차>

1. 플립플롭(Flip-Flop)
2. 카운터(Counter)
3. Adder
4. Decoder
5. Encoder
6. MultiPlexer

 

1. 플립플롭

   정의 : 2개의 안정 상태가 있을 때 한쪽 안정 상태를 정하는 입력이 인가되면 이어서 다른 쪽 안정 상태를 정하는 입력이 인가되기까지 그 상태를 유지하는 회로. 

 

   1) 2개의 안정한 상태를 각각 1 또는 0에 대응시켜 1비트를 기억할 수 있다.

   2) 다중 바이브레이터로 플립플롭을 구성하는 경우 2안정 다중 바이브레이터라고 한다.

   3) 플립플롭의 입력 신호가 교류 결합 회로를 통하여 인가되는 형식의 것을 교류 결합

      플립플롭, 직류 결합 회로를 통하여 인가되는 형식을 직류 결합 플립플롭이라고 한다.

   4) 클록 펄스 입력 단자로 클록에 동기시켜 입력 신호를 주는 동기식의 플립플롭과

      클록을 이용하지 않고 입력 신호로 직접 설정하는 직접 세트형의 플립플롭 등이 있다.

 

   종류

   1) RS flip-flop

RS Flip-Flop

 

      세트 입력(S) 단자 및 리셋 입력(R) 단자가 있고 세트 신호에 따라 1의 상태로,

     리셋 신호에 따라 0의 상태로 되며, 세트 신호와 리셋 신호가 동시에 인가될 때의

    상태가 규정되어 있지 않은 플립플롭.

    진리표에 동기식 RS 플립플롭의 입력값과 출력값과의 관계를 나타냈다.

    표 중에서 Qn, Qn+1은 n, n＋1번째의 클록 펄스가 들어올 때의 출력을 나타낸다.

    위 RS 플립플롭에서 S와 R이 동시에 1이 입력될 때 출력이 결정되지 않는 문제를

    해결한 것이 JK 플립플롭이다.

 

    2) JK  flip-flop

JK Flip-Flop

 

         세트 입력(J) 단자 및 리셋 입력(K) 단자가 있고 세트 신호로 인해 1의 상태,

         리셋 신호로 인해 0의 상태로 되는 플립플롭에서 세트 신호와 리셋 신호가 동시에

         가해졌을 때의 상태가 반전하는 플립플롭.

         J는 Q를 1로, K는 Q를 0의 상태로 만든다.

         표에 동기식 J-K 플립플롭의 입력값과 출력값의 관계를 나타냈다.

         Qn, Qn+1은 n, n+1번째의 클록 펄스가 들어갈 때의 출력을 표시한다.

        J와 K가 동시에 1이 입력되면 이전 출력값, 즉 Q(t) 가 Toggled 되어 출력된다.

 

    3) D flip-flop

D Flip-Flop

RS flip-flop에서 R과 S입력 사이에 NOT 게이트를 추가하여 D Flip-Flop이 되었다.

         

  하나의 입력 단자가 있고 클록 펄스가 인가되었을 때 입력 신호가 1이면 1로,

  0이면 0으로 자리잡는 플립플롭.

  일반적으로 입력 신호를 클록 펄스의 시간 간격만큼 지연시켜 출력으로 내는 데 사용된다.

 표에 동기식 D 플립플롭의 입력값과 출력값의 관계를 표시한다. Qn+1은 n＋1번째의 클록 펄스에 의한 출력을 표시한다.

  Shift Register에 주로 사용된다.

 

2. Counter

    정의 : 2 이상의 플립플롭으로 구성되어 매 입력 펄스 마다 미리 정해진 순서대로 상태가 주기적으로 변하는

             순서논리회로 또는 레지스터

 

    카운터의 구분 :

       1) 비동기식 카운터 (리플 카운터)
            - 클록 펄스에 모든 플립플롭이 동기화되지 않으며 동작함.

            - 2^5 개의 플립플롭이 있으면, 32진 카운터까지 설계 가능하다.   2^n

            - 전단의 출력이 다음단의 Trigger 입력으로 사용된다.

            - 장점 : 동작 및 논리회로 구성이 단순하고, 구현 용이
            - 단점 : 각 플립플롭을 통과할 때 마다 지연시간이 누적됨 (고속 동작에는 부적합)
        
        2) 동기식 카운터 (병렬 카운터)
            - 클록 펄스에 모든 플립플롭이 동시에(병렬로) 동기화되어 동작

            - 장점 : 고속 동작에 적합

            - 단점 : 구성이 복잡

             

동기식 카운터

 

 

3. Adder(가산기)

    1) Half Adder

           - S(합, Sum), C(올림수, Carry)

           - S = Exclusive OR 게이트,  C = AND 게이트로 구현

Half Adder

    2) Full Adder

           - 2개의 반가산기와 1개의 OR 게이트로 구현

           - 3개의 입력과 2개의 출력으로 구성된다

 

Full Adder